中泰证券2025年2月AI系列存储报告指出，DRAM制程微缩逼近物理极限——目前1b制程10-12nm，1c将进入10nm级别，电容器纵横比接近100:1、感应放大器面积缩放困难，DRAM从2D向3D演进已成必然。晶圆级3D DRAM目前处于实验室探索阶段，三星2024年首次公布路线图（VS-CAT预计2030量产），海力士展示5层垂直Bitline方案，长鑫存储发表1T1C水平电容论文，美国NEO提出无电容FBC浮栅极技术。晶圆级3D DRAM有望复制3D NAND成功路径，打开DRAM容量提升新空间。

DRAM存储单元由1个晶体管+1个电容器构成，电容器微缩面临严峻挑战：孔须紧密排列且直径仅数十纳米、高度约1000纳米，纵横比接近100:1；电容器更小导致电荷泄漏风险增加、数据可靠性下降；不同存储单元间电场/磁场干扰更频繁。感应放大器也必须面积缩放以匹配位线缩小，变得更不敏感且易出现变化和泄漏。NAND因存储单元仅1个晶体管、结构简单，2014年已率先实现晶圆级3D化（目前层数达321层），DRAM因电容器存在、3D化难度远大于NAND，但2D制程逼近物理极限倒逼产业向3D演进。

目前晶圆级3D DRAM探索三大路径：路径一（1T1C结构演进）将垂直电容器水平放置后堆叠，三星VS-CAT（垂直堆叠单元阵列晶体管）2024年已实现16层内部方案、预计2030年量产，探索垂直Wordline和垂直Bitline两种架构；海力士5层垂直Bitline方案（VLSI 2024展示），认为垂直Bitline能提供更大感测裕度，目标实现32-192层堆叠；长鑫存储2023年发表1T1C水平电容3D DRAM论文。路径二（无电容方案）美国NEO半导体提出FBC浮栅极技术（1个晶体管+0个电容器），可230层实现128Gb密度（当前DRAM 8倍），目标2030-2035年达1Tb容量（64倍提升），可用3D NAND类工艺制造。美光2019年起探索3D DRAM，已获30多项专利（三星/海力士2-3倍），方向为不放置Cell情况下改变晶体管和电容器形状。

晶圆级3D DRAM通过层数堆叠（而非水平制程微缩）提升容量密度，有望突破2D DRAM的物理极限。三星预计2030年采用VS-CAT、海力士预计1c/1d节点后约5年内引入3D技术、长鑫存储积极推进1T1C水平电容方案、NEO目标2030-2035年1Tb容量。若晶圆级3D DRAM成功量产，AI芯片可集成更高容量、更高带宽的片上存储，彻底缓解“存储墙”问题。当前晶圆级3D DRAM仍处实验室阶段，但DRAM三大家及长鑫存储的积极布局表明产业方向已定，建议关注混合键合（Hybrid Bonding）、TSV、晶圆减薄等先进封装产业链相关标的。

晶圆级3D DRAM主要技术方案

厂商/机构	技术方案	核心特点	量产时间
三星	VS-CAT（垂直堆叠单元阵列）	电容器水平放置，16层内部方案	2030年
海力士	垂直Bitline架构	5层展示，目标32-192层	约5年内
长鑫存储	1T1C水平电容	3D可堆叠架构论文	探索阶段
美光	改变晶体管/电容器形状	30+项专利	探索阶段
NEO半导体	无电容FBC浮栅极	230层128Gb密度	2030-2035