近存计算正成为端侧大模型商业化的关键技术桥梁。中邮证券《端侧大模型近存计算，定制化存储研究框架》报告指出，华邦电子开发的CUBE（定制化超高带宽元件）技术，通过3D TSV DRAM堆叠和异质键合，提供低于1pJ/bit的功耗和高达256GB/s的带宽，而HBM的功耗通常超过4pJ/bit。CUBE可作为L4缓存替代昂贵的SRAM，使SoC采用成熟制程即可获得高带宽，显著降低端侧AI芯片成本。本文从近存计算原理、CUBE架构优势、与HBM对比、应用场景四个维度，解析CUBE技术的突破性价值。

近存计算（PNM）包含两种实现方式：存储上移和计算下移。存储上移指采用先进封装将存储器向处理器靠近，增加链路数量以提升访存带宽——典型产品为HBM，通过TSV多层堆叠DRAM颗粒，基于硅中介板与计算单元高速互联。计算下移指将数据处理能力卸载到存储器端，由近端处理器承担数据压缩、搜索等本地处理，减少与远端CPU的数据搬移——典型方案为可计算存储（CSD）。两种方式的核心目标都是克服冯·诺依曼架构的数据搬移瓶颈。但对于端侧设备，HBM和CSD成本高、功耗大、尺寸大，不适合消费电子。华邦CUBE正是针对端侧需求优化的近存方案，它采用3D堆叠，将SoC裸片置于上方（改善散热），DRAM裸片置于下方（省去SoC中TSV），同时集成硅电容等无源器件，充当"DRAM+硅电容+硅中介"三位一体的元件，实现了近存计算在边缘场景的落地。

CUBE与HBM虽然都采用3D TSV堆叠DRAM，但设计目标和性能特征截然不同。HBM面向数据中心AI训练和高性能计算，堆叠层数8-16层，I/O速率1-9.2Gb/s，整体带宽128GB/s至2.4TB/s，功耗4-6pJ/bit，容量4-48GB。CUBE面向边缘AI推理，堆叠4层，I/O速率2Gb/s，总带宽最高256GB/s（与HBM2e相当），但功耗低于1pJ/bit，仅为HBM的1/6以下，容量2-4GB。CUBE通过大量并行I/O（1K I/O）实现高带宽，同时通过成熟的20nm DRAM工艺（非先进制程）和较小的堆叠层数控制成本。在封装上，CUBE支持uBump或混合键合，TSV间距更细，信号完整性和散热性能优于传统方案。CUBE的商业模式采用KGD 2.0——华邦销售测试好的晶圆给客户，由客户选择封装厂封装，封装厂的角色更为重要，这种开放模式降低了客户定制门槛。

HBM与CUBE关键参数对比

参数	HBM（主流）	CUBE
堆叠层数	8-16层	4层
I/O速率	1-9.2Gb/s	2Gb/s
带宽	128GB/s-2.4TB/s	最高256GB/s
功耗	4-6pJ/bit	<1pJ/bit
容量	4-48GB	2-4GB
典型应用	数据中心AI训练	边缘AI推理

随着CPU高速运算对制程要求不断提高（16nm→7nm→5nm→3nm），SRAM（图中红色部分）的面积并不会同比例缩小。若需在AI运算中加大L3缓存容量，即便采用堆叠方式达到几百MB，成本也会极其高昂。华邦CUBE的解决方案是：缩小L3缓存，转而使用CUBE作为L4缓存。L4缓存的延迟（Latency）比L3稍长，为此采用多BANK方式（multibank per channel）改善存取效率，同时将重写IO分开（类SRAM方式）缩短运行时间，针对特定应用场景进行定制化调配。通过这种方式，客户可以使用成熟制程（如28nm、22nm）的SoC，获得类似高速带宽。例如，AI-ISP架构下，若采用SPRAM或LPDDR4（需4-8颗），成本高昂；而CUBE通过256或512个I/O，结合28nm SoC提供500MHz运行频率，总带宽可增至256GB/s，成本显著降低。这一方案已在边缘计算场景中验证，未来可覆盖智能穿戴、工业物联网、安全设备等领域。

华邦宣布加入UCIe联盟后，推出了3DCaaS（3D CUBE as a Service）一站式服务平台。该平台不仅提供3D TSV DRAM（CUBE）KGD内存芯片和针对多芯片设备的2.5D/3D后段工艺（CoW/WoW），还提供由平台合作伙伴（联电、智原、日月光、Cadence等）构成的技术咨询服务。客户可获得完整CUBE产品支持，并享受硅电容、硅中介层等技术的附加服务。联电负责CMOS晶圆制造和晶圆对晶圆混合封装，华邦导入客制化CUBE架构，智原提供3D先进封装一站式服务及存储IP/ASIC小芯片设计，日月光提供切割/封装/测试，Cadence负责设计流程和TSV特性签核。这一生态大幅降低了端侧AI芯片厂商的开发难度和成本，加速了定制化近存存储方案的商业化落地。