电子行业半导体自主可控跟踪报告：华为发表“韬（τ）定律”新范式实现半导体技术突破-260525（4页）.pdf

1、 敬请阅读末页的重要说明 证券研究报告|行业简评报告 2026 年 05 月 25 日 无评级无评级（维持）（维持）半导体自主可控跟踪报告半导体自主可控跟踪报告 TMT 及中小盘/电子 评论：评论：1、华为发表“华为发表“韬（）定律”韬（）定律”，创新半导体领域指导原则，创新半导体领域指导原则。2026 年 5 月 25 日，在 2026 国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在题为半导体新路径探索与实践的主旨演讲中，正式发表“韬（）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了 381 款芯片。今年秋季，华为将发

2、布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。2、以“时间以“时间()缩微”替代“几何缩微”缩微”替代“几何缩微”，多项新技术压缩信号传播延时，多项新技术压缩信号传播延时。韬()定律提出以“时间()缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。器件层面：器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数；电路层面：电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体

3、管密度和电路性能大幅提升；芯片层面：芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；系统层面：系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。3、跨越物理特征尺寸壁垒跨越物理特征尺寸壁垒，逻辑折叠与逻辑折叠与AI三维协同重塑底层互连三维协同重塑底层互连。1）逻辑折叠（逻辑折叠（LogicFolding）：）：在不依赖更先进光刻节点的前提下，通过将电路分布到垂直堆叠的多层有源芯片上，关键路径走线大幅缩短、寄生 RC 显著下降。逻辑折叠

4、的性能优势需将混合键合间距与顶层金属间距的比值控制在较低水平，实操中建议低于 3，比值越小综合表现越好。当前顶层金属间距约 720纳米，对应混合键合间距需控制在 2 微米以内；理想状态下二者比值趋近于 1，可彻底消除键合界面的布线冗余损耗。实测麒麟 2026 晶体管密度从 155 MTr/mm单代跃升至 238 MTr/mm，相当于传统几何缩微三年的进步量，SoC性能核能效提升 41%、主频提升 13%至 3.1GHz，SRAM 工作频率提升 40%以上。2）AI场景时间缩放依托三大协同架构落地：场景时间缩放依托三大协同架构落地：灵衢总线（Unified Bus）：统一总线以单一协议取代 AI

5、 多节点系统的多层协议栈，实现原生内存语义的全对等传输，将端到端远程访问延迟从数十微秒压缩至约 100 纳秒，约 500 倍的压缩，使多机架 AI 集群趋近于单一相干芯片；封装近距光互连引擎（Hi-ONE）：Hi-ONE 近封装光引擎提供 8Tb/s 模块带宽，SerDes 传输距离从100cm 压缩至 5cm。2026 至 2035 年硬件集成度预计增长超 100 倍；三维折叠（3D Folding）：传统 2.5D 封装存在“N-vs-N 困境”：算力随面积 N扩展，但内存带宽、互连与供电受边缘限制仅随 N 线性扩展。3D 折叠通过将内存、供电、光互连从外围边缘迁移至垂直表面，将所有关键资

6、源同步恢复为 N扩展。3、投资建议。、投资建议。华为“韬（）定律”重塑半导体迭代技术范式，有望带动上下游产业链技术更新。其核心的逻辑折叠与 3D 折叠技术建立在多层芯片垂直堆叠与混合键合的基础上，进而要求更严苛的镀铜技术、表面平滑度、洁净度以及键合对准精度。行业规模行业规模 占比%股票家数（只）530 10.2 总市值（十亿元）20667.2 17.5 流通市值（十亿元）17236.8 16.3 行业指数行业指数%1m 6m 12m 绝对表现 21.3 55.0 106.8 相对表现 20.3 46.2 83.0 资料来源：公司数据、招商证券 相关相关报告报告 1、英伟达 FY27Q1 跟踪报